2023年7月17日发(作者：)
EDA期末考试试卷习题及答案
一、单项选择题（30分，每题2分）
1.
以下关于适配描述错误的是B
A
.适配器的功能是将综合器产生的网表文件配置于指定的目标
器件中，使
之产生最终的下载文件
B.
适配所选定的目标器件可以不属于原综合器指定的目标器件
系列
C.
适配完成后可以利用适配所产生的仿真文件作精确的时序仿
真
D.
通常，EDAL软件中的综合器可由专业的第三方EDA公司提
供，而适配器则需由FPGA/CPLD供应商提供
2. VHDL语言是一种结构化设计语言；一个设计实体（电路模块） 包括实体
与结构体两部分，结构体描述D。
A .器件外部特性B.器件的综合约束
C.器件外部特性与内部功能D.器件的内部功能
3.
下列标识符中，B是不合法的标识符。
A . StateOB. 9moon C. Not_Ack_OD. signail
4.
以下工具中属于FPGA/CPLD集成化开发工具的是D
A . ModelSim B. Synplify Pro C. MATLAB D. QuartusII
5.
进程中的变量赋值语句，其变量更新是A。
A .立即完成B.按顺序完成
C.在进程的最后完成D.都不对
6.
以下关于CASE语句描述中错误的是A
A . CASE语句执行中可以不必选中所列条件名的一条
B.
除非所有条件句的选择值能完整覆盖CASE语句中表达式的
取值，否则最末一个条件句的选择必须加上最后一句“WHEN
OTHERS=><顺序语句〉”
C. CASE语句中的选择值只能出现一次
D. WHEN条件句中的选择值或标识符所代表的值必须在表达式 的取值范围
7.
以下哪个程序包是数字系统设计中最重要最常用的程序包B
A . STD_LOGIC_ARITH
B. STD_L0GIC_1164
C. STD_LOGIC_UNSIGNED
D. STD_LOGIC_SIGNED
8.
基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文 本输入一A综合一适配一时序仿真一编程下载一硬件测试。
A .功能仿真B.逻辑综合C.配置D.引脚锁定
9.
不完整的IF语句，其综合结果可实现D
A .三态控制电路B.条件相或的逻辑电路 C.双向控制电路D.时序逻辑电路
10.
下列语句中，属于并行语句的是A
A .进程语句B. IF语句C. CASE语句D. FOR语11.综合是
EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表 示转化成另一种表示的过程；在下面对综合的描述中，C是错误
A
.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD
的
结构相映射的网表文件
B.
综合可理解为，将软件描述与给定的硬件结构用电路网表文
件表示的射过程，并且这种映射关系不是唯一的
C.
综合是纯软件的转换过程，与器件硬件结构无关
D.
为实现系统的速度、面积、性能的要求，需要对综合加以约
束，称为综合约束
12. CPLD的可编程是主要基于什么结构D。
A .查找表(LUT ) B. ROM可编程
C. PAL可编程D.与或阵列可编程
13.
以下器件中属于Altera公司生产的是B
A . ispLSI系列器件B. MAX系列器件
C. XC9500系列器件D. Virtex系列器件
14.
在VHDL语言中，下列对时钟边沿检测描述中，错误的是D A .
if elk'event and elk =
11' then B. if elk' stable and not elk =
'1' t
C. if rising_edge(elk) then D. if not elk'stable and elk ='1' 15.以下关于状态机的描述中正确的是B
A . Moore型状态机其输出是当前状态和所有输入的函数
B.与Moore型状态机相比，Mealy型的输出变化要领先一个
时钟周期C. Mealy型状态机其输出是当前状态的函数
D.
以上都不对
二、
EDA名词解释，写出下列缩写的中文含义(10分，每题2
分)
1. FPGA：现场可编程门阵列
2. HDL：硬件描述语言
3. LE：逻辑单元
4. FSM：有限状态机
5. SOPC：可编程片上系统
三、 程序填空题(20分，每空2分)
以下是一个模为60 (0~59)的8421BCD码加法计数器VHDL描
述，请补充完整
LIBRARY IEEE；
Use；
ENTITY ta IS
PORT ( CLK : IN STD_LOGIC ；
SHI : OUT INTEGER RANGE 0 TO 9；
GE：OUT INTEGER RANGE 0 TO 9)； END ；
ARCHITECTURE bhv OF ta IS
SIGNAL 1 : INTEGER RANGE 0 TO 9；
BEGIN
PROCESS (CLK)
BEGIN
IF CLK ' EVENT AND CLK=' 1' then
IF GE1 = 9 THEN
GE1 <= 0 ；
IF SHI1=5THEN
SHI1<=O；
ELSE SHI1<=SHI+1；
END IF；
ELSE
GE1UGE1+1；
END IF；
END IF；
END PROCESS ；
GE <= GE1；
SHI<=SHI1；END bhv； 四、程序改错题(仔细阅读下列程序后回答问题，12分)
1LIBRARY IEEE；
2USEENTITY ga IS
4P0RT ( CLK : IN STD_LOGIC ；
5Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))；
6END gb；
7ARCHITECTURE bhv OF ga IS
8SIGNAL QI : STD_L0GIC_VECT0R(3 DOWNTO 0)；
9BEGIN
10PR0CESS (CLK)
11BEGIN
12IF RISING_EDGE(CLK) begin
13IF QI < “ 1001” THEN
14Q1 <= QI + 1 ；
15ELSE
16Q1 <= (OTHERS => '0')；
17END IF；
ISEND IF；
19END PROCESS ； 20Q <= QI；
21 END bhv；
程序编译时，提示的错误为：
Error： Line 12： File e： myworktest： VHDL syntax error：
If statement must have THEN, but found BEGIN instead
:Subprogram error：can' t interpret subprogram
请回答问题：在程序中存在两处错误，试指出并修改正确(如果
是缺少语句请指出应该插入的行号) 答：
(1) 12
行
begin
改为
then
(2)
第2行和第3行见加USE五、程序设计题(28分)
1.
试用VHDL描述一个外部特性如图所示的数据选择器，S为控
制端口。(Library IEEE；
Use sjxz IS
Port(A,B,S：in std_logic；
Q：out std_logic)；
END entity sjxz；
Architecture bhv of sjxz IS
Process(S)
Begin
IF S= ' O' Then Q〈=A；
ELSE Q<=B； END IF；
END PROCESS'
END bhv；
2.
下图为某一状态机对应的状态图，试用VHDL语言描述这一状
态机。(18分)
0S01S11
OOOO1OO1
00
1S31S20
11111100
Library IEEE；
Use FSM1 IS
PORT(elk,rst：in std_logic；
Ini：in std_logic；
Out1：out std_logic_vector(3 downto 0))；
END entity FSM1；
Architecture bhv of FSM1 IS
TYPE FSM_ST IS(SO,S1,S2,S3)；
Singnal C_ST：FSM_ST；
Begin Process(elk,rst)
Begin
IF rst= ' T then C_ST<=SO；
ELSIF elk ' event AND clk=' 1' then
CASE C_ST IS
When S0=>IF Inl=' 1' then C_ST<=S1ELSE C_ST<=SO；
END IF；
Out IV" OOOO"；
When S1=>IF Inl=' O' then C_STELSE C_ST<=S1；
END IF；
Out1<=” 1001” ；
When S2=>IF Inl=' 1' then C_ST<=S3ELSE C_ST<=S2；
END IF；
Outl<=” 1100"；
When S3=>IF Inl=' O' then C_ST<=SOELSE C_ST<=S3；
；
〈=S2；；
；
END IF；
Outl<=” 1111"；
END CASE；
END IF；
END process；
END bhv；
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