2024年4月27日发(作者：)

第四届“时代民芯”杯电子设计大赛

低功耗8-bit 200MSPS时间交织流水线ADC

Low Power Consumption 8-bit 200MSPS Time Interleaving Pipeline ADC

张倬 王宗民 周亮 冯文晓 北京微电子技术研究所（北京100076）

摘要：本文介绍了一款低功耗8位200MSPS的模数转换器。ADC是由时间交

流水线ADC有两个通道

，

每个通

道都工作在100MHz下

织和逐级递减技术来实现低功耗的。流水级和放大器的设计保证了低电流

，

包括5个1.5

下满足工艺、电压、温度（PVT）变化。本ADC采用0.35μm 双层多晶硅

bit流水级和一个3bit flash ADC

。

传统

的转换器

栅三层金属的CMOS工艺，在200MHz采样频率和41MHz输入信号频率下达

。

第一级流水级一般为多位

数

到47.7dB的SNDR。在3V的电源电压下功耗仅为120mW，不包括输出缓冲

，

例如3.5bit或4.5bit

。

但在文中采

用的是1.5bit的

器。本文网络版地址：/article/

。

其中有两个原因

：

第

关键词：低功耗；流水线；时间交织；逐级递减。

一

，

文中ADC是时间交织的

。

它有两

DOI: 10.3969/.1005-5517.2013.12.020

个通道

，

任何不匹配都会降低性能

。

第一级的多位数会引起比1.5bit更多

引言

低功耗上

[1-3]

。

但是此技术只适合低

的失配

，

因为多位数相对于1.5位会

移动无线通信系统是模拟数字

速ADC

。

本文中采取的一些技术可以

有更多的电容和开关

。

第二

，

在8位

转换器的主要应用

。

高性能的交流特

在不牺牲性能的情况下来节省功耗

。

100MHz ADC中放大器功耗不大

，

所

性

，

主要包括信噪比

（

SNR

）

和无杂

该ADC在200MSPS

，

输入信号频率为

以第一级选取多位数并不比采用1.5bit

散动态范围

（

SFDR

），

能够提供更好

41MHz时达到47.7dB的信噪比

，

电流

和逐级递减技术的更省功耗

。

系统结

的无线通信覆盖率

，

更多的载波

，

更

仅为40mA

。

构如图1所示

。

好的质量和可靠性

。

功耗和面积对于

论文的组织如下

：

第二章介绍流

流水线ADC中还有基准源和时

移动无线通信系统也非常重要

。

水线ADC的结构

。

第三章介绍了流水

钟等

。

基准源必须满足PVT变化

，

所

在多种ADC中

，

流水线ADC是最

级

、

放大器和基准产生电路等的具体

以要仔细设计符合要求

；

时钟发生器

适合做高速高精度的

。

目前的设计趋

结构

。

第四章给出最终的测试结果

。

为所有流水级提供时钟

，

时钟偏移会

势是在低功耗下实现高性能

。

运放共

严重影响性能

。

时钟的驱动必须设计

享及开关运放技术被广泛地应用于降

流水线ADC的结构

适当

，

如果驱动太大会消耗过多的功

耗

，

而版图中会有很多寄生电容

，

所

以为保证性能要留一些裕度

。

电路实现

流水级

流水级有三种结构

：

开环

，

闭环

电荷转移

，

闭环电容翻转

[4]

。

开环结

构可以降低对放大器的要求

，

但是由

图1 流水线ADC结构图2 MDAC电路的传输特性曲线( =-0.1)

于严重的非线性必须要有后台或者前

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图3 校正逻辑（左图为电荷转移结构，右图为电荷传递结构）图4 电容失配对SNDR的影响（单通道）

台的数字校正电路

。

在8位100MSPS

流水线ADC中

，

放大器的设计并不

是瓶颈

，

所以并不选择开环结构

。

两

种闭环结构在理想情况下有相同的功

能

，

但他们在有电容失配的情况下则

表现不同

。

电荷转移结构的传输函数

如下

[5]

（

C

s

/

C

f

=1不考虑其它的非理性

因素

）：

的传输特性曲线 (

∆

=-0.1)

：

(1)

如图2所示

，

对于电荷转移结构

来说

，

第一个和最后一个交叉点总是

位于-1/2 和 1/2处

，

但输出幅度会被

V

in

是输入信号

，

是电容失调

，

D

是数字输出

，

Vref

是基准电压

，

电

容翻转结构的传输函数如下

：

(2)

图2为两种结构在电容失配10%时

∆

影响

。

对于电容翻转式结构

，

第一

个和最后一个交叉点会被 影响

，

但是

输出幅度不会被

∆

影响

。

在电荷转移

结构的-1/4 和1/4处的跳变高度相对

电容翻转式结构来说更接近

Vref

，

分

别为0.95Vref和0.9Vref

。

流水线ADC一

般采用冗余位用来校正

。

如果失调只

发生在第一级

（

假设其他级都是理想

的且都是2bit

），

那么校正过程如图3

所示

。

因为交叉点总是都在-1/2 和1/2

处

，

且1/4 或-1/4处的跳变高度比电

容翻转式的大

，

电荷转移结构能更好

的实现校正

。

当

∆

是正数时

，

电荷转移结构

会造成失码

，

但是对比于电容翻转结

构在交叉点和跳变电的偏差

，

失码引

起的误差对性能造成的影响较小

。

图

4给出不同电容失配情况下两种结构

SNDR的变化

。

电荷转移结构也有缺点

，

最重要

图5 运算放大器结构图6 开关电容共模负反馈电路

图7 运算放大器仿真结果图8 本设计的版图

的一点是较小的反馈因子造成对放大

2013.12

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图9 DNL&INL测试结果图10 SNDR随信号频率和时钟频率变化的影响

器更高的要求

。

但是在8位100MHz流

中一个通道是8位100MSPS的

，

所

试

。

如图9所示

，

DNL和INL分别小

水线ADC中

，

放大器并不是困难

，

所

以其增益要求为61dB

，

带宽要求为

于0.61dB和0.53dB

。

其次

，

进行了动

以消耗一些电流来减小电容失配对系

794MHz

。

仿真结果如图7所示

。

态测试

，

图10是芯片的性能随着输入

统性能造成的影响是有必要的

。

其他电路

频率和时钟频率变化的曲线

。

芯片的

放大器

为了降低功耗

，

本设计采取了

性能在输入信号接近奈奎斯特频率

，

本电路采用的不是传统的两级放

其它的一些功耗降低技术

。

首先

，

逐

时钟频率为300MHz时并没有明显下

大器

。

第一级是共源放大器

，

第二级

级递减技术被应用于本设计中

。

在流

降

。

芯片的电流为40mA

，

不包括输

是共源共栅放大器

，

如图5所示

。

水线ADC中

，

前级的要求要比后级

出bu