2024年4月27日发(作者：)
verilog HDL建模方式简单的归纳为三类：
结构化描述方式、数据流描述方式、行为描述方式。
一个模块中往往是将三种建模方式混合起来使用，来描述一个完整的功能。
系统级、算法级、RTL级属于行为级，门级、开关级属于结构级。
系统级:用高级语言实现设计模块的外部性能的模型。
算法级:用高级语言结构实现设计算法的模型。
RTL级:描述数据在寄存器之间流动和如何树立这些数据的模型
门级:描述逻辑门以及逻辑门之间的连线的模型
开关级:描述器件中三极管和存储节点以及他们之间连线的模型
1)结构化的建模方式
是通过对电路的层次和组成结构进行描述来建模，即通过对器件的调用（HDL概念称
为例化），并使用线网来连接各器件来描述一个模块的结构。
这里的器件包括Verilog HDL的内置门如与门and，异或门xor等，也可以是用户自
定义的一个模块，还可以是FPGA厂商的提供的一个基本逻辑单元或者宏。
结构化的描述方式反映了一个设计的层次结构。
module FA_struct (A, B, Cin, Sum, Cout);
input A;
input B;
input Cin;
output Sum;
output Cout;
wire S1, T1, T2, T3;
// -- statements -- //
xor x1 (S1, A, B);
xor x2 (Sum, S1, Cin);
and A1 (T1, A, B );
and A2 (T2, B, Cin);
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