2024年4月27日发(作者：)

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摘要

位二进制全加器的设计

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装

置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为

全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子

学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加

法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：

BCD、加三码，主要的加法器是以二进制作运算。

多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器

设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加

法器。通常，并行加法器比串行加法器的资源占用差距也会越来越大。

我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先

行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成

和及进位输出，由其构成4位二进制全加器，并用Verilog HDL进行仿真。

关键字

全加器，四位二进制，迭代电路，并行进位，74LS283，Verilog HDL仿真

总电路设计

一、硬件电路的设计

该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地

提高了电路运行速度，下面是对4位全加器电路设计的具体分析。

图1

1）全加器（full-adder ）

全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。基本

功能是实现二进制加法。

输 入

全加器的功能表

输 出 输 入 输 出

1

CI A B

0 0 0

0 0 1

0 1 0

0 1 1

逻辑表达式：

S CO

0 0

1 0

1 0

0 1

CI A B

1 0 0

1 0 1

1 1 0

1 1 1

S CO

1 0

0 1

0 1

1 1

SABCI

=AB'CI'+A'BCI'+A'B'CI+ABCI

CO



AB



CIAB

其中，如果输入有奇数个1，则S为1；如果输入有2个或2个以上的1，则

CO=1。实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.

图2 图3

2）四位二级制加法器

a) 串行进位加法器

四位二进制加法器为4个全加器的级联，每个处理一位。最低有效位的进位

输入通常置为0，每个全加器的进位输出连到高一位全加器的进位输入。

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