2024年4月24日发(作者：)

1. 简述数字IC设计流程

2. 阐述下数字后端如何选择工艺节点（process node），如何选择metal

stack(比如是选用1P7M还是1P8M)?

3. 如何做好floorplan?大概阐述下做floorplan的步骤？如何qualify

floorplan?

4. 当design中memory特别多，多到已经无法全部摆放在boundary的周

围，请问是否可以把memory摆放在core区域，为什么？这样做的利弊分

别是什么？

5. 如何规划powerplan?衡量powerplan好坏的指标有哪些？

6. 影响标准单元延迟的因素有哪些？net delay是否可以为负值？为什

么？如果可以为负值，请解释原因。

7. 请阐述placement这个步骤的作用，干什么的？placement这步包含哪

些子步骤？

8. 在placement阶段，针对时钟clock和reset等信号，是否需要额外特

殊处理？为什么？

9. placement后，如果发现timing violation比较大，应该如何debug？应

该从哪些方面着手分析？

10. placement阶段优化timing的方法，策略有哪些？

11. 如何qualify一个placement结果？

12. placement阶段是否需要设置clock uncertainty?如果需要，应该设多少

值？

13. 何为congestion？如果design中有比较严重的congestion，应该如何

处理？

14. 阐述下时钟树综合（clock tree synthesis）的作用？为何要做时钟树综

合？

15. 时钟树上clock inverter或者buffer的类型应该如何确定？是否可以用

clock buffer来长tree？

16. 要想让工具长好某段tree，应该告诉工具哪些要素？如何qualify一段

clock tree?

17. Clock tree latency 和clock skew哪个更重要？

18. Clock tree太长有何坏处？clock skew较大有何利弊？

19. cts之后clock skew是有哪些部分组成？cto后的clock skew值和cts

后的clock skew值有何不一样？

20. 对于一个时钟结构比较复杂的设计，给你一个placement的

constraint，你能否编写出时钟树约束文件（并非是指定clock inverter类

型，max transition值等）？详述下你是如何分析设计的时钟结构的？

21. cts后如何分析时钟树是否合理？

22. 给定一个timing report，要求判断这条path是setup还是hold的

timing report? 要求判断当前的report是什么阶段的report?分析该条path

是否有异常（比如某个delay值比较大等等）？

23. 阐述下clock inter-balance是干什么用的？分析其存在的合理性。

24. 阐述下logic exclusive和physical exclusive的区别。

25. 如何实现某几路data path上的delay值接近？

26. 阐述Create_clock和create_generated_clock的区别和联系？在cts

阶段，这两种constraint下，工具的行为有何不同？

27. 如何计算电路最高工作频率（需要特别注意时钟占空比不是1:1的情

况）？

28. 如果从下面的两个芯片中选一个给你做数字后端设计实现，你要选哪

个？请说明理由？

（1） 宽 = 3倍的长（2） 长 = 3倍的宽

29. 阐述何为Core limitted，何为IO Limitted?针对Core limitted的

design，应该从哪些方面着手减少芯片面积？针对IO Limitted的design，

应该如何减少面积？

30.如果一颗芯片中有很多的IO Domain，需要注意哪些问题？阐述下每个

IO Domain中应该包括哪些cell?

31.什么是SSO，设计IO ring时，如何计算SSO？

32.阐述下常见的IO cell类型有哪些？它们的结构分别是怎么样的？

33.芯片中各种模拟IP应该如何摆放？它们之间的spacing应该如何预留？

34.如图所示，时钟和延迟，计算到F2输入端D的setup slack，到F4输入

端D的hold。