2024年5月8日发(作者：一千以内投影仪推荐2022)
Cyclone器件中的PLL
抖动注意
如果输入时钟有任何的低频抖动（低于PLL的频宽），PLL会试图跟踪它，这样就会增加
PLL时钟输出的抖动。为了把这种影响减到最小，避免在同一个给PLL时钟输入缓冲供电的VCCIO
组中连接有噪声的信号。这只有当PLL输入时钟指定为3.3或2.5 LVTTL或LVCMOS I/O标准时
非常重要。在这些I/O标准下，VCCIO对输入时钟缓冲供电。因此，VCCIO供电上的任何噪声都
可能影响抖动性能。对于所有其它I/O标准，输入缓冲是由VCCINT供电。
因为Cyclone外部时钟输出管脚（PLL[2..1]_OUT）没有独立的VCC和GND组，所以你应该
避免把噪声输出信号直接在和这些管脚相邻。因此，Altera推荐和PLL[2..1]_OUT相邻的I/O
管脚要么作为输入管脚要么根本就不用。如果噪声输出临近PLL[2..1]_OUT管脚，它们会通过接
地弹起或VCC下陷和管脚互感应引入噪声，这样会导致PLL[2..1]_OUT管脚更糟糕的抖动性能。
另外，你应该考虑在同一个VCCIO组中像PLL[2..1]_OUT这样同时开关的输出数量。Altera
推荐在同这些VCCIO组中同一个方向上同时尽可能少地开关输出。而且，如果你在同一个VCCIO
组中有像PLL[2..1]_OUT管脚这样的开关输出。Altera推荐你在这些输出管脚上使用低电流强
度和/或低偏移率选项，这样有助于改善抖动性能。
规范
表9是Cyclone FPGA PLL规范
表e PLL规范（1）
代号
f
IN
f
IN
DUTY
t
IN
JITTER
f
OUT
t
OUT
DUTY
t
JITTER
（2）
输入频率
输入时钟占空比
输入时钟抖动（峰到峰）
PLL输出频率
参数 最小
15.00
40.00
9.38
最大 单位
156.00 MHz
60.00 ％
200.00 ps
312.00 MHz
55.00
TBD
％
ps
外部输出时钟的占空比（当设置为50%） 45.00
PLL外部时钟输出抖动（峰到峰）
t
LOCK
f
VCO
从器件配置结束到锁定所需的时间
PLL内部VCO工作范围
10.00 100.00 us
300.00 800.00 MHz
1.00 32.00 整数 M、N、G0、G1、E 计数器值
表9注释：
（1） 这些数据仅供参考，是当前的硅芯片特性。
（2） PLL[2..1]_OUT管脚的tJITTER规范取决于VCCIO组的I/O管脚，多少个开关输出，
它们切换情况，它们是否使用可编程电流强度或低偏移率。
软件支持
Quartus II软件中用altpll宏功能支持Cyclone PLL。下面阐述altpll宏功能如何设置
不同的Cyclone PLL功能和选项。本节包括宏功能符号、输入和输出端口，MegaWizard外挂插
件管理器选项说明和MegaWizard范例。
Quartus II altpll宏功能
图9是Quartus II软件中的altpll宏功能符号。
图e FPGA的altpll宏功能符号
参考Quartus II帮助中的altpll宏功能AHDL功能原型（用于Verilog HDL），VHDL声
明和参数说明。
altpll输入端口
表10是altpll宏功能的输入端口以及功能说明。
表宏功能输入端口
发布者：admin，转转请注明出处：http://www.yc00.com/num/1715131832a2570790.html
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