2024年4月18日发(作者：y460显卡黑屏通病)
ISE管脚约束设置参数详解（原创）
ISE管脚约束设置参数详解
在ISE中，打开User Constraints中的Assign Package Pins就可以对设定的管脚
进行约束。
打开了Xilinx PACK-[Design Object List-I/O Pin]
其中参数设置如下
I/O Name ——IO管脚名称，对应于module里输入输出管脚。
I/O Direction——设定输入(Input)还是输出（Output）管脚。
Loc——位于芯片的位置。
Bank——管脚位于的Bank块，当指定了Loc后，bank也就确定了。
FROM:Spartan-3E FPGA 系列数据手册 P19
I/O Std.——I/O管脚的电平标准。
每个bank都可以随意设置为该器件支持的电平标准，不同的电平标准在一个bank
中要注意它们的电平要一致，比如都为3.3v，电平可以为LVTTL、LVCOMS33。
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From:Spartan-3E FPGA 系列数据手册 P16~17
下面介绍一下常见逻辑电平标准
现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、R
S232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
voh(输出电压反转为高电平)VO-H。
TTL：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系
统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：
Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：
Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
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