2024年4月11日发(作者：海尔集团)

对摩尔定律的发展，现在面临的挑战以及可能的解决方案的简述

作者：曹阳 软件工程

摘要：简述了摩尔定律的发展，现在面临的挑战以及可能的解决方案，同时讨论了“超摩尔定律”的可

能的发展方向。

关键词：摩尔定律；超越摩尔定律；

正文：1965年，摩尔在《电子学》杂志上所发表的《让集成电路填满更多的组件》中首次提出了著

名的摩尔定律，预言芯片中的晶体管数量将每年增加一倍。随后在1975年，摩尔又在IEEE国际电

子组件大会上提交了一篇论文，将摩尔定律由“每一年增加一倍”修改为“每两年增加一倍”。而最为流

传广范的版本“每18个月增加一遍”却在1997年被摩尔本人所否认。这种趋势已经持续了超过半个世

纪，然而摩尔定律仍然应该被认为是观测或推测，而非物理或自然法。

1959年，半导体厂商仙童公司推出了平面型晶体管，又在1961年推出了平面型集成电路。这种

平面制造工艺是用光刻技术来刻蚀出半导体的元器件，如二极管、三极管、电阻和电容等。光刻"的

精度不断提高是元器件的密度提高的关键，因而具有极大的发展潜力。因此平面工艺被认为是"整个

半导体的工业键"，也是摩尔定律问世的技术基础。

摩尔定律在后来的发展中得到了很好的验证。1975 年，在一种新出现的电荷前荷器件存储器芯

片中，的确含有将近65000 个元件，与1965 年摩尔的预言一致。另据Intel公司公布的统计结果，

单个芯片上的晶体管数，从1971 年4004 处理器上的2300 个，增长到1997 年Pentium II处理器上

的7.5 百万个，26年内增加了3200 倍。如果按 " 每两年翻一番" 的预测，26 年中应包括13 个翻番周

期，每经过一个周期，芯片上集成的元件数应提高2n倍(0 ≤ n ≤ 12)，因此到第13 个周期即26 年后

元件数与实际的增长倍数3200 倍可以算是相当接近了。

1994 年初，美国LSI公司研制成功集成度达900万个晶体管的逻辑芯片；1997 年，Intel推出了

包含750 万个晶体管的奔腾处理器，这款新产品集成了Intel MMX媒体增强技术，专门为高效处理

视频、音频和图形数据而设计。1998 年3 月，英特尔公司制成包含702 亿个晶体管的集成电路芯

片，这表明集成度这一微电子技术的重要指标在不到40 年内便提高了7000 万倍；2003 年单位芯片

的晶体管数目与1963 年相比增加了10 亿倍；2004 年，Intel推出在新的直径为300 mm的晶圆片(晶

圆片尺寸一般十年翻一番)上能够刻出容纳5 亿个晶体管的芯片；2005 年，芯片所含晶体管数高达几

十亿只，频率也高达几千兆；2007年11 月，英特尔共发布了16 款Penryn处理器，主要面向服务器

和高端PC。这些产品采用了更先进的45 nm生产工艺，其中最复杂的一款拥有8.2 亿个晶体管。英

特尔上一代产品主要采用65 nm生产工艺，最复杂的一款处理器拥有5.82 亿个晶体管； 2010 年，

三星公司实现了30 nm制程内存芯片量产；Intel于2011年推出了含有10 亿个晶体管、每秒可执行

1 千亿条指令的芯片；2015 年，三星公司为苹果公司大规模量产14 nm的A9 移动处理器。2015 年7

月，IBM做出了7 nm芯片，利用的材料是硅锗而不是硅。该项突破性成果，具备了在指甲盖大小的

芯片上放置200 亿只晶体管的能力。

定律的预测能力来源于生产技术的常数速度改进，而生产技术的发展，由半导体行业的“全球半

导体路线图”，或由半导体行业“全球半导体路线图”来驱动。该路线图描述了保持摩尔定律所有的技

术发展要求。这种技术革新的周期从第一块半导体电路的生产就已经开始，随后在20世纪70年代

引入净化厂房生产技术以后得到加速的发展。体现摩尔定律的这种技术革新周期的持续高速发展，

使得今天的半导体制造工厂及生产技术，被认为是迄今为止人类所建造的最高级、最复杂、最为先

进的产品生产设施。

半导体行业对摩尔定律的持续坚持，使得半导体产品价格持续数十年走低。例如，在过去的数十

年中，动态存储器每位的价格每年降低多达30%~35%。所以，在过去的数十年间，摩尔定律裹挟着

大部分的当代世界经济和生活领域随着半导体行业一同发展。有些经济分析估计，在最近的20年

里，由于半导体产品的性能和价格双双持续以常数速度提升，使信息和通信技术的持续扩张成为现

实，全球范围内取得的生产力增长，有40% 以上可以归功于摩尔定律。

应该说“摩尔定律”对于集成电路发展的预测是相当准确的，然而，随着晶体管电路逐渐接近性能

极限，摩尔定律也面临着重大的挑战。

摩尔定律未来是否继续适用于半导体行业, 取决于半导体产业相关技术的发展与革新。其中最为

艰难的领域是光刻机的技术革新,尤其是EUV光刻机技术。EUV光刻使用更短的波长,可以将特征尺

寸缩小到10 nm以下。但是,光刻并不是半导体制造生产效率提高的唯一潜在要素;其他的可以节省成

本和提高性能的方法同样在使用。一些公司在大半导体晶圆方面和芯片设计中引入新材料方面开展

研究工作。从技术的角度来看,这些革新都是基于摩尔定律对技术要求的革新,即:更小的特征尺寸和持

续提高的产品性能,至少在未来5到10年内,这是比较实际的假设。从市场需求的角度来看,我们对前

沿芯片产品的技术分析支持摩尔定律的继续持续适用。McKinsey相关的研究显示,前沿领先产品的细

分市场领域的数量将减少,保留下来的如移动应用等市场领域将强势增长,将为高端技术的持续发展革

新提供充足的需求。

现有的硅芯片在未来5几年内将可能达到材料的物理极限，单个晶体管的大小将达原子级，这将

是一个真正的物理极限。目前，大规模芯片生产已普遍达到14nm工艺，7nm工艺已被Intel、台积

电、三星掌握，三星也已有在2020年达到4nm的计划，我们已经逐步逼近原子极限。如果芯片生产

仍然能以3年翻一番的速度发展，那么在几年之后，就必然会面临硅芯片技术的物理极限。

另外还有漏电流的问题，当 “ 栅极” 的长度小于5nm时，将会产生隧道效应，即由于源极和栅极

很近，电子会自行穿越通道，从而造成 “0”、“1” 判断失败而产生的逻辑错误。Intel的研究结果证

明，隧道效应不管晶体管材质的化学特性怎样都会发生，当缩小晶体管尺寸到了一定程度时，隧道

效应是无法避免的。

还有功耗与散热的问题，继续缩小晶体管显然会造成功耗的大幅度上升以及产热的大量提高。毫

无疑问，处理器的功耗密度不可能无限地提高。尽管可能通过诸多方式来降低功耗，但都不可能从

根本上解决这一问题。

而越发高昂的研发成本使得大多数公司都无法继续生存。

基于摩尔定律面临的困境与挑战，业界提出了“More-Than-Moore”(简称MTM，即“超越摩尔定

律”)，试图通过更多的途径来维护摩尔定律的发展趋势，并且从摩尔定律的“更多更快”，发展到

MTM的“更好更全面”。

“超越摩尔定律”支撑技术，包括建模，设计技术、制造技术和测试技术，以及3D集成、 新器

件、纳米技术。

“超越摩尔定律”可以分为晶圆制造集成(例如 SoC、芯片/晶圆堆叠等前、中端工艺)和封装(例如

SiP、混合组装等后端工艺)两 个 分 领 域 。 用户定制、多品种、小批量是“超越摩尔定律”面临的主

要问题。 “超越摩尔定律”设计和制造技术有:1)包括芯片封装协同设计的设计、模拟工具和方法学

2）由SoC和嵌入式混合信号带动的设计技术(IDM 式设 计 和 无 加 工 厂 式 设 计 );3)3D 集 成 和 封

装 工 艺，eWLB、WLP、TSV 等 晶 圆 级 封 装 ;4)在 SoC 上 集 成 传感器、智能电源等新功能的制

造技术;5)3D 集成、碳基电子器件、磁材料 器件技术，将建成“类-CMOS”的技术平台;6 )生产效率提

高技术和净化间物流技术;7)MEMS器件制作技术，这里，采用专门的深反应离子刻蚀(RIE)和释放工

艺是至关重要的。

异质集成是“超越摩尔定律”的主要技术之一。“超越摩尔定律”的异质集成是以更低的成本在硅上

实现先进的、新颖的功能。器件级异质集成和系统级异质集成将成为 ULSI的前沿。3D 异质集成技

术是一种能够集成无源和有源器件的概念。3D 集 成采用通孔、非硅材料淀积、刻蚀、厚胶、晶圆键

合、堆叠、微组装等微制造技术，可以将控制、保护和集成栅驱动电源、隔离、存储等功能与功率

器件集成在 一起。为了降低制造成本，需要在晶圆级使用不同 的工艺和设备。磁材料、压电材料、

介质等材料与硅材料的结合，以及通孔技术、对硅体的加工技术是 3D集成技术的主要内容。

摩尔定律在Logic类和Memory类集成电路的发展中提出并得到验证，而MTM则适用于更多类

型的集成电路，如Analog、RF、Image Sensor、Embedded DRAM、Embedded FLASH、MEMS、

High Voltage等，通过改变基础的晶体管结构(SOI、FIN-FET)、各类型电路兼容工艺、先进封装(晶

圆级封装、Si P、3D多芯片封装)等技术，使一个系统级芯片能支持越来越多的功能，同样可以降低

芯片的成本、提高电路的等效集成度。2014年，通富微电公司率先在国内实施了305 mm、28 nm先

进封装量产全制程，大幅降低芯片封装的成本。

“More-Than-Moore” 延续CMOS的整体思路，在器件结构、沟道材料、连接导线、高介质金属

栅、架构系统、制造工艺等方面进行创新研发，沿着摩尔定律一路scaling(每两年左右晶体管的数目

翻倍)。

而实现MTM的一个方法就是三维集成封装。三维集成封装的一般优势包括:采用不同的技术 (如

CMOS、MEMS、SiGe、GaAs等) 实现器件集成， 即“混合集成”， 通常采用较短的垂直互连取代很

长的二维互连， 从而降低了系统寄生效应和功耗。因此，三维系统集成技术在性能、功能和形状因

素等方面都具有较大的优势。最新的3D叠层芯片技术采用FC互连或直接穿过有源电路的多层互连

结构， 从而能显著提高系统性能。目前正由二维向三维封装技术过渡， 包括通过硅通孔 (TSV) 技术

的晶圆级， 或者芯片级的堆叠式封装。即便芯片和封装级堆叠技术才刚开始几年， 但从制造工艺角

度， Po P堆叠式芯片或者TSV等己成为二维封装向三维封装技术过渡的主流形式。

3D集成实际上是一种系统级集成结构， 其中的TSV技术， 是芯片制造与封装技术相融合的集

成技术。未来的三维封装将采用更多的晶圆到晶圆堆叠以及芯片到晶圆堆叠， 以提高封装的成本效

益、可靠性并改进外形因子。使用TSV技术实现3D集成目前已经成为半导体行业较为关注的最先

进的互连技术之一。通过使用TSV可以实现较短的互连， 使芯片上的信息传递距离大大缩短 (缩小

1000倍) 。采用TSV互连还可以增添大量的沟道或通道 (比2D芯片多100倍) ， 用于信息的传递。

TSV与目前应用于多层互连的通孔有所不同， 一方面是尺寸的差异 (直径1~100μm， 深度

10~400μm) ， 另一方面， 它们不仅需要穿透组成叠层电路的各种材料， 还需要穿透很厚的硅衬底。

目前制造商们正在考虑的多种三维集成方案， 也需要多种尺寸的TSV与之配合。等离子刻蚀技术已

经广泛应用于存储器和MEMS生产的深硅刻蚀工艺， 同样也非常适合于制造TSV。

目前有许多种基于堆叠方法的3D封装， 主要包括:以芯片内功能层基础、逐层内建连接的片上

3D集成， 由芯片到芯片 (die-to-die) 堆叠所形成的3D叠层封装、或由封装到封装 (package-to-